Verilog学习视频教程(中文)

  • 初级

    难度
  • 03小时32分

    时长
  • 461

    学习人数

课程介绍

Verilog HDL是一种硬件描述语言,是FPGA硬件开发必不可少的工具之一。对于FPGA的入门学习者而言,学好Verilog语言是基础与关键。本教程由北京航空航天大学教授夏宇闻教授主讲,共分16课时,将系统地带你掌握Verilog语言。
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Mr.D
开源硬件工程师

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